보고서 설명

1. 실험 목적
- SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다.

본문일부 및 목차

제로 설명하고 Q의 상태가 실험결과와 반대로 나타나도록 지연소자를 이용하여 구성해보라.
- SR Latch에서 S=R=1 이면 Q==0이고 S=R=0 이면 만약 각각의 NOR 게이트의 delay가 같다면 =(Toggle) 이겠지만 현실적으로는 그렇지 못해 어느 하나의 결과값이 먼저 나와 다른 게이트에 영향을 줄 것이다. 그렇게 되면 Q=1일때 =0, Q=0일 때 =1이 나올것이다. Q가 1이 나온다면 가 먼저 1이 나오는 것, 누가 먼저 결과가 나오냐는 경주에 의하여 Q값이 바뀐다. Q가 0이 나오려면 버퍼를 달아주면 만들 수 있다.

B. Propagation delay를 정의하고 이 변수들이 SR NOR 래치에 어떠한 영향을 미치는지 설명하라.
- 원하는 값을 얻기 위해 걸리는 시간으로 볼 수 있다. 이 때문에 race condition이 생성된다.

C. JK 플립플롭에서 race-around 문제를 설명하라.

4. 사용기기 및 부품
7400 Quad 2-input NAND, 7402 Quad 2-input NOR, 7410 Triple 3-input NAND

5. 실험 내용
A. SR latch
(1) <그림 8>의 회로를 구성하라.
(2) 입력 S와 R의 조합을 통해 진리표를 완성한다. 표의 상태 행에서 set, reset, last Q, ambiguous 등으로 구분하여 기입한다.

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