보고서 설명

설계 내용
VHDL을 이용하여 연속적인 111을 detect하여 111의 개수를 count 한다. 또한, 111이 15번 count되면 동작을 멈추어야 하며, S=1이 입력되었을 경우에는 처음으로 되돌아가는 프로그램을 설계한다.

2. State Diagram
mealy 형태를 이용하여 state diagram을 그렸다.

본문일부 및 목차

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;


-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity wwmealy is
Port(
startsig: in STD_LOGIC;
m_clk: in STD_LOGIC;
m_reset: in STD_LOGIC;
m_input: in STD_LOGIC;
m_output: out STD_LOGIC
);
end wwmealy;


architecture Behavioral of wwmealy is
type st_mealy is (a, b, c, d, e, f, g, h);

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